Dapatkah elemen logika tunggal (LE) mengimplementasikan output terdaftar dan tidak terdaftar di perangkat APEXTM? (APEX, QuartusTM)

input a,b;

output o1,o2;



reg o2;



assign o1 = a&b;



always@(posedge clock)

o2 = a&b;

Untuk mengimplementasikan kode ini hanya dalam satu LE, kedua output harus memiliki ekspresi yang sama di sisi kanan tugas (seperti a&b dalam kasus ini). Selain itu, aktifkan Opsi Pengemasan Terdaftar di perangkat lunak Quartus untuk implementasi ini.

Namun, jika desain Anda menggunakan rantai carry, maka jumlah LEs tidak dapat diminimalkan dengan cara ini. Lihat kode berikut:

input [3:0] a,b;

output [3:0] outa,outb;

reg outb;



assign outa= a b;



always@(posedge clock)

outb = a   b;

Di sini, desain harus menggunakan rantai carry, dan akan diterapkan dalam delapan LEs dan bukan empat.

Versi masa depan dari perangkat lunak Quartus dapat memungkinkan register packing dan carry chain untuk diterapkan dalam LE yang sama.