ID Artikel: 000081149 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/05/2016

Membuat Instans OTN_cascade atau SDI_cascade pada Pita IP Rendah atau Sedang Dengan Demikian Menyebabkan Arria® 10 dan Cyclone® 10 GX fPLL atau GUI Editor Parameter IP ATX PLL untuk Menghadapi Galat Terkait f_max_pfd

Lingkungan

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Jika Anda mengatur bandwidth IP fPLL atau ATX PLL ke rendah atau sedang untuk perangkat Arria® 10 dan Cyclone® 10 GX saat mencoba membuat instans OTN_cascade atau SDI_cascade, IP Parameter GUI mungkin menampilkan galat yang terkait dengan f_max_pfd.

    Masalah ini memengaruhi Perangkat Lunak Quartus® Prime Edisi Standar dan Perangkat Lunak Quartus® Prime Edisi Pro.

     

     

    Resolusi

    Dalam Editor Parameter IP FPLL atau ATX PLL, Anda tidak dapat memilih bandwidth setelah Anda memilih protokol OTN atau SDI. Oleh karena itu, sebelum Anda membuat instans OTN_cascade atau SDI_cascade, pilih Basic terlebih dahulu dari menu tarik-turun Mode Protokol kemudian pilih Tinggi dari menu tarik-turun Bandwith.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Arria® 10 FPGAs and SoC FPGAs
    Intel® Cyclone® 10 GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.