Mengapa port yang sibuk dan reconfig_address_en menuju ke keadaan yang tidak diketahui saat saya menyimulasikan konfigurasi ulang dinamis di perangkat Stratix II GX dan perangkat GX/GT/GZ yang lebih baru?

Port 'sibuk' dan 'reconfig_address_en' dapat menunjukkan perilaku simulasi yang tidak terduga saat memulai di Stratix® II GX dan GX/GT/GZ yang lebih baru.Penanganan masalah berikut dapat diimplementasikan untuk menyelesaikan masalah simulasi ini.

Dynamic Reconfiguration Controller block memiliki port input reconfig_clk .  Dalam simulasi, jika Anda menginisialisasi input reconfig_clk ke nilai 1, maka port yang sibuk dan reconfig_adddress_en mungkin menuju ke status yang tidak diketahui (nilai x). Masalah ini terjadi pada model VHDL dan Verilog.

Misalnya, kode Verilog berikut akan menyebabkan perilaku ini.

awal dimulai

    reconfig_clk = 1'b1; clock dimulai dari logika tinggi

Akhir

selalu dimulai

    Periode # reconfig_clk = ~reconfig_clk;

Akhir

Untuk mengatasi masalah ini, awali input reconfig_clk ke nilai 0 di bench pengujian simulasi.