ID Artikel: 000081158 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apakah ada masalah yang diketahui dengan dukungan LVPECL untuk perangkat Stratix III dalam perangkat lunak Quartus II versi 7.2 SP3 dan sebelumnya?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ya, ketika Anda menggunakan LVPECL pada input clock khusus pada bank I/O baris, perangkat lunak Quartus® II versi 7.2 SP3 dan sebelumnya salah memungkinkan Anda untuk menetapkan standar 3.0V dan 3.3V I/O untuk mengeluarkan pin di bank yang sama dengan input clock LVPECL.

Saat Anda menggunakan LVPECL pada pin input clock khusus yang terletak di bank baris di perangkat Stratix® III, VCCPD harus terhubung ke 2,5V. Ketika VCCPD terhubung ke 2,5V, bank I/O hanya dapat mendukung operasi output untuk tegangan kurang dari atau sama dengan 2,5V.

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.