Deskripsi
Untuk Stratix®, Cyclone® dan keluarga sebelumnya, tidak ada sensitivitas clock baca (rdclk) pada aclr. Untuk Stratix II, Cyclone II, dan rangkaian perangkat yang lebih baru, sensitivitas rdclk pada aclr dihapus dimulai dengan perangkat lunak Quartus® II versi 5.1. Megafungsi dcfifo secara otomatis memasukkan register sinkronisasi rdclk/aclr internal untuk perangkat ini, dimulai dengan versi 5.1.
Namun, megafungsi tidak secara otomatis memasukkan register sinkronisasi internal write clock (wrclk) untuk aclr, karena melakukannya dapat memengaruhi latensi tergantung pada waktu aclr. Panduan Pengguna Megafungsi FIFO Single & Dual-Clock (PDF) menjelaskan bagaimana Anda dapat menambahkan register sinkronisasi secara manual antara aclr dan wrclk.