Mengapa simulasi nativelink saya gagal dalam perangkat lunak Quartus II versi 8.0 dan sebelumnya ketika saya mencoba mensimulasikan desain antarmuka memori Altera dengan perangkat Stratix II GX di Modelsim?

Saat menyimulasikan desain yang menggunakan Altera® IP kontroler memori melalui nativelink di Quartus® II perangkat lunak versi 8.0 dan sebelumnya untuk Stratix® Perangkat II GX, Anda akan mendapatkan kesalahan berikut dalam Modelsim

# ** Galat: (vsim-3033) C:/path desain/_phy_alt_mem_phy_sii.v: Instantiasi 'stratixii_io' gagal. Unit desain tidak ditemukan.

Kesalahan disebabkan karena netlist simulasi dihasilkan menggunakan perangkat Stratix II tetapi rangkaian yang dipilih Stratix II GX dan nativelink tidak termasuk pustaka simulasi atom Stratix II saat rangkaian dipilih sebagai Stratix II GX.

Untuk memperbaiki masalah ini:

1. Jalankan perintah TCL berikut di Konsol Quartus II TCL ( Lihat -> Utility Window -> TCL Console) atau sertakan perintah dalam file QSF untuk proyek Anda:

Untuk Desain Verilog:

EDA_DESIGN_EXTRA_ALTERA_SIM_LIB -section_id eda_simulation stratixii_ver nama set_global_assignment

Untuk Desain VHDL:

EDA_DESIGN_EXTRA_ALTERA_SIM_LIB nama set_global_assignment -section_id eda_simulation stratixii

2. Jalankan simulasi nativelink setelah mengeksekusi perintah TCL. Simulasi akan berjalan tanpa galat.

Masalah ini akan diperbaiki di versi perangkat lunak Quartus II di masa mendatang.