Untuk sebagian besar buffer FIFO, FLEX 10K embedded array block (EAB) memberikan performa tinggi dan blok RAM besar tanpa tradeoff logika/memori. Karena perangkat Altera hemat biaya, buffer FIFO yang terdiri dari elemen logika (LEs) juga dapat memberikan solusi kompetitif.
Saat menggunakan buffer FIFO, Anda harus mempertimbangkan berbagai persyaratan sistem. Misalnya, Anda harus mempertimbangkan apakah penyangga FIFO perlu dibaca dan ditulis secara bersamaan. Beberapa buffer FIFO memerlukan jam baca dan tulis terpisah sementara yang lain menggunakan jam yang sama untuk membaca dan menulis. Altera menawarkan solusi FIFO untuk memenuhi semua persyaratan ini.
Artikel ini membahas desain FIFO berikut:
- Buffer FIFO memori interleaved
- Buffer FIFO yang dibagi siklus
- Buffer FIFO berbasis LE sinkron
- Buffer FIFO berbasis LE asynchronous
Penyangga FIFO Memori Interleaved
Memori interleaved FIFO buffer cocok untuk buffer yang relatif dalam yang memiliki satu clock baca/tulis. Untuk jenis buffer FIFO, dua EAB digunakan untuk setiap lebar 8 bit. Anda dapat mengimplementasikan buffer FIFO hingga 512 kata dalam tanpa menggunakan EAB tambahan.
Setiap EAB dapat dibaca atau ditulis pada siklus clock tertentu. Dengan menggunakan dua EAB, Anda dapat mengimplementasikan pembacaan dan penulisan secara bersamaan. Data telah diperoleh dari EAB tidak tertulis, yang mencegah konflik yang akan terjadi jika membaca dan menulis secara bersamaan ke EAB yang sama diperlukan. Penyangga FIFO ini dapat mencapai performa 80-MHz di perangkat FLEX 10KA.
Buffer FIFO yang Dibagi Siklus
Buffer FIFO yang dibagi siklus cocok untuk desain yang menggunakan banyak EAB, karena menggunakan LEBIH sedikit EAB dibandingkan dengan buffer FIFO memori interleaved. Buffer FIFO ini memiliki satu clock baca/tulis, dan EAB-nya adalah domain waktu yang di-multiplex dengan clock dua kali lipat. Artinya, EAB dibaca dan ditulis pada siklus clock dua kali lipat berikutnya. Menggunakan clock 66-MHz, Anda dapat mengimplementasikan buffer FIFO bersama siklus dengan throughput 33-MHz. Buffer FIFO ini dapat mencapai performa 40-MHz di perangkat FLEX 10KA.
Buffer FIFO Arbitrase
Dalam beberapa aplikasi FIFO, membaca dan menulis secara bersamaan tidak diperlukan. Misalnya, desain mode transfer asynchronous (ATM) mungkin memiliki buffer FIFO di mana seluruh sel 53 byte dibaca atau ditulis dalam satu burst. Desain ATM mungkin memiliki beberapa buffer FIFO dengan satu port yang menulis sel menjadi satu buffer FIFO sementara port lain membaca sel dari buffer FIFO yang berbeda. Dalam hal ini, membaca dan menulis secara bersamaan tidak diperlukan. Aplikasi yang tidak memerlukan pembacaan dan penulisan secara bersamaan dapat menggunakan buffer FIFO arbitrase, yang menggunakan EAB untuk menyimpan data. Karena FIFO yang direbitkan tidak memerlukan pembacaan dan penulisan secara bersamaan, teknik khusus tidak diperlukan untuk menggunakan EAB. Anda dapat menggunakan parameter untuk memprioritaskan membaca atau menulis. Buffer FIFO arbitrase menggunakan satu clock baca/tulis, berjalan lebih dari 80 MHz di perangkat FLEX 10KA.
Buffer FIFO Berbasis LE Sinkron
Terkadang lebih banyak buffer FIFO yang diperlukan daripada yang dapat dimasukkan ke dalam EAB perangkat target. Atau, buffer FIFO mungkin diperlukan dalam desain yang ditargetkan untuk perangkat tanpa EAB (misalnya, perangkat FLEX 6000). Dalam hal ini, buffer FIFO berbasis LE sinkron, yang menggunakan register shift untuk menyimpan data di buffer FIFO, memberikan solusi hemat biaya. Buffer FIFO ini ideal untuk beberapa buffer FIFO yang dangkal dan lebar dengan satu clock baca/tulis. Buffer FIFO berbasis LE yang sinkron paling baik digunakan dalam aplikasi berkecepatan tinggi, dan dapat mencapai performa lebih dari 100-MHz.
Buffer FIFO Berbasis LE Asynchronous
Untuk aplikasi yang memerlukan jam baca dan tulis berbeda, buffer FIFO berbasis LE asynchronous menawarkan solusi ideal. Misalnya, buffer FIFO dapat menyangga data yang berasal dari bus PCI 33-MHz ke back end 50-MHz. Buffer FIFO ini disebut sebagai "asynchronous," "two-clock," atau "bisynchronous." Buffer FIFO berbasis LE asynchronous menggunakan bank register untuk menyimpan data. Penghitung tulis didekode untuk menentukan register mana yang ditulis dan multiplexer digunakan untuk menentukan register mana yang dibaca.
Struktur memori yang dibuat dari register dan multiplexer dapat dibaca dan ditulis secara bersamaan, karena multiplexer baca terpisah dari dekode penulisan. Struktur ini dapat ditulis dan dibaca dengan jam yang berbeda. Sirkuit kontrol buffer FIFO mencegah gangguan yang dapat ditempuh dalam sistem.
Buffer FIFO berbasis LE asynchronous ideal untuk aplikasi dengan clock baca dan tulis independen, dan dapat dikombinasikan dengan buffer FIFO lainnya untuk membuat buffer FIFO yang lebih besar dengan clock baca dan tulis independen. Hal ini dapat mencapai performa 60-MHz dalam perangkat FLEX 10KA.
Dukungan MAX PLUS II
Anda dapat memperoleh berkas desain untuk buffer FIFO yang disebutkan dalam artikel ini dari aplikasi Altera. Buffer FIFO dapat di parameter, yang memudahkan Anda mengatur parameter untuk kebutuhan sistem Anda dan menyesuaikan fungsi desain Anda. Selain itu, buffer FIFO disediakan Altera MAX PLUS® Perangkat lunak II (seperti buffer FIFO yang dibagi siklus, csfifo). Altera berencana untuk menyediakan fungsi tambahan dengan versi perangkat lunak MAX PLUS II di masa mendatang.
Kesimpulan
Perangkat FLEX memberikan solusi luar biasa untuk desain dengan persyaratan FIFO. Solusi ini memenuhi berbagai persyaratan FIFO dan menawarkan performa tinggi dan ukuran besar dengan biaya rendah. Jika Anda memiliki desain dengan persyaratan FIFO, hubungi insinyur aplikasi lapangan lokal Anda untuk informasi lebih lanjut.