Mengapa ada margin waktu negatif pada jalur waktu clock to strobe (DQS vs. CK) untuk desain yang mencakup megafungsi DDR2 SDRAM High Performance Controller MegaCore atau ALTMEMPHY?

Untuk desain Stratix® II yang menerapkan megafungsi DDR2 SDRAM High Performance Controller MegaCore® atau megafungsi ALTMEMPHY yang menggunakan output PLL khusus untuk mendorong pin input clock memori eksternal, perangkat lunak Quartus® II dapat melaporkan margin waktu negatif untuk hubungan waktu clock to strobe (DQS vs. CK). Fungsi ini menggunakan output PLL ketika menggunakan output PLL khusus untuk drive opsi clock memori diaktifkan pada halaman Pengaturan PHY pada Manajer Plug-In MegaWizard®.

Perangkat memori eksternal mengharuskan sinyal CK/CK# dan DQS tiba secara bersamaan dalam /- tDQSS. Skrip waktu megafungsi ALTMEMPHY memeriksa apakah persyaratan ini terpenuhi. Ketika Anda menggunakan output PLL khusus untuk menghasilkan clock memori, penundaan tCO pada pin keluaran CK/CK# mungkin lebih kecil dari penundaan output strobo DQS. Perbedaan penundaan ini dapat mengakibatkan pelanggaran waktu untuk hubungan waktu DQS vs. CK.

Anda mungkin dapat memperbaiki pelanggaran waktu ini dengan menyesuaikan pengaturan shift fase pada output PLL yang digunakan untuk mendorong keluaran CK/CK#. Dalam desain STRATIX II ALTMEMPHY, penghitung output c3 pada PLL menghasilkan keluaran CK/CK#. Prosedur berikut menguraikan langkah-langkah yang diperlukan.

1. Hitung rata-rata kelambatan waktu pengaturan dan penahanan yang dilaporkan untuk hubungan waktu DQS vs. CK.
2. Tentukan pergeseran fase PLL tambahan yang diperlukan untuk menyeimbangkan kelengahan waktu penyiapan dan menahan.
3. Gunakan Manajer Plug-In MegaWizard untuk mengedit instans Megafungsi ALTPLL _phy_alt_mem_phy_pll_sii.
4. Sesuaikan pengaturan shift fase untuk output penghitung PLL yang sesuai berdasarkan hasil Anda dari langkah 2.
5. Regenerasi contoh megafungsi PLL.
6. Kompilasi ulang desain dan verifikasi semua kelengahan waktu adalah positif.