ID Artikel: 000081312 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apa saja tingkat Vih dan Vil untuk buffer input pin serba guna konfigurasi Stratix® dan Stratix® GX, seperti DATA[7..0] dan pin PPA (nWS, nRS, CS, dan nCS) selama konfigurasi?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Tingkat Vih dan Vil untuk buffer input konfigurasi Stratix dan Stratix GX dual purpose pin tergantung pada VCCIO bank IO tempat pin serbaguna ini berada.

Misalnya, jika VCCIO dari bank IO pin DATA0 adalah 3,3V, maka tingkat Vih dan Vil yang sesuai dari buffer input DATA0 mirip dengan buffer input LVTTL 3,3V. Hal yang sama juga berlaku untuk nilai VCCIO lainnya. Asumsikan bahwa bank IO pin DATA0 adalah 1,5V, maka buffer input DATA0 memiliki tingkat Vih dan Vil yang serupa dengan buffer input LVTTL 1,5V.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.