ID Artikel: 000081356 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/11/2011

Simulasi 10GBASE-R, Custom, Interlaken, Low Latency, PCI Express PIPE, dan XAUI Transceiver PHY IP Cores Fails for Stratix V if You Use ModelSim With Mixed Languages

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Simulasi 10GBASE-R, Kustom, Interlaken, Latensi Rendah, PCI Express PIPE, dan XAUI Transceiver PHY IP core untuk Stratix Perangkat V gagal jika Anda menggunakan ModelSim dengan bahasa campuran.

    Resolusi

    Matikan optimisasi ModelSim dengan -novpt opsi dari perintah. vsim .

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.