ID Artikel: 000081366 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 03/12/2014

Peringatan (177007): PLL yang ditempatkan di lokasi &ltPLL lokasi&gt tidak memiliki clock PLL untuk mengkompensasi yang ditentukan - Fitter akan mencoba untuk mengimbangi semua clock PLL

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat pesan peringatan di atas ketika Anda mengkompile desain contoh yang dihasilkan dari kontroler memori DDR3 berbasis UniPHY.

     

     

    Resolusi

    Peringatan ini akan muncul ketika pengguna tidak menentukan apakah mereka bersedia memiliki jalur umpan balik dan output secara berbeda.

    Intel® Quartus® akan mencoba mencocokkan kedua jalur dengan jalur kompensasi yang sama.

     

    Peringatan ini dapat diperbaiki dengan mengatur penetapan QSF berikut:

    set_instance_assignment -name MATCH_PLL_COMPENSATION_CLOCK OFF -to *

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.