ID Artikel: 000081369 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 13/02/2006

Berapa lama waktu yang diperlukan untuk memperbarui atau mengonfigurasi ulang Stratix perangkat yang disempurnakan dari phase-locked loop (PLL) secara real-time?

Lingkungan

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Port SCANCLK PLL, yang digunakan untuk mengubah pengaturan elemen penghitung dan menunda, dapat di-clock hingga 25 MHz. Setelah semua register pemindaian dimuat, Stratix™ PLL akan memperbarui ke pengaturan baru dan melakukan relock dalam waktu 20 mdtk.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.