ID Artikel: 000081447 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 05/09/2012

Mengapa persyaratan waktu input PCI dalam desain Stratix® atau Stratix GX saya tidak terpenuhi?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dengan PCI Compiler 3.2.0 dan Quartus® II 4.1, terkadang Anda mungkin melihat desain PCI gagal memenuhi persyaratan waktu input saat menargetkan perangkat Stratix atau Stratix GX. Untuk operasi PCI 66 MHz, sinyal input PCI perlu memenuhi persyaratan pengaturan input (tsu) 3 ns dan persyaratan hold (th) 0 ns. Untuk operasi PCI 33 MHz, sinyal input PCI perlu memenuhi persyaratan tsu 7 ns dan persyaratan ke-0 ns. Kegagalan pengaturan input hanya memengaruhi desain yang memerlukan operasi 66 MHz. Kegagalan penahanan dapat memengaruhi desain yang memerlukan operasi 66 MHz atau operasi 33 MHz. Kegagalan terjadi ketika ada sinyal input PCI (seperti trdyn) yang mengontrol register output PCI (seperti AD) melalui dua tingkat logika (dua LEs). Untuk mendapatkan kendur maksimum pada tsu Quartus II harus menempatkan KEDUA LEs di Logic Array Block (LAB) di dekat register output. Quartus II menempatkan logika di lokasi yang tepat 99% dari waktu (analisis ini dengan inti itu sendiri). Kegagalan 1% adalah murni acak. Biasanya Anda akan melihat 1 atau 2 jalur gagal memenuhi persyaratan tsu. Margin kegagalan untuk tsu biasanya berada di kisaran 50 ps hingga 500 ps. Untuk kegagalan ke-th Anda dapat melihat beberapa jalur yang gagal memenuhi persyaratan.

Untuk memenuhi waktu, lakukan langkah-langkah berikut:

  1. Gunakan berkas batasan yang disediakan Altera®

    Pastikan Anda menggunakan berkas batasan yang disediakan Altera dengan benar. Untuk informasi lebih lanjut, lihat Lampiran B dari Panduan Pengguna Compiler PCI rev. 3.2.0.

  2. Ubah seed Quartus II Fitter

    Mengubah benih yang lebih pas biasanya akan menyelesaikan sebagian besar kegagalan waktu dan merupakan solusi yang disarankan untuk menyelesaikan kegagalan waktu input. Mengubah benih memengaruhi konfigurasi penempatan awal dan sering menyebabkan hasil yang lebih bugar. Quartus II Fitter menggunakan seed sebagai konfigurasi penempatan awal saat mencoba mengoptimalkan persyaratan waktu desain. Karena setiap nilai seed akan menghasilkan fit yang sedikit berbeda, Anda dapat mencoba beberapa biji untuk mencoba mendapatkan hasil fitting yang unggul. Seed untuk penempatan awal dikontrol oleh pengaturan Seed pada halaman Pengaturan Yang Lebih Pas pada kotak dialog Pengaturan (menu Tugas). Secara bawaan, Quartus II Fitter menggunakan seed 1. Anda dapat menentukan nilai integer non-negatif lainnya sebagai seed. Untuk informasi lebih lanjut tentang perubahan benih, lihat buku panduan Quartus II atau bantuan online Quartus II.

    Mengubah benih mungkin atau mungkin tidak menghasilkan fitting yang lebih baik; oleh karena itu, Anda mungkin perlu mencoba berbagai benih sehingga Anda dapat mencapai yang lebih cocok. Setelah desain memenuhi waktu, Anda dapat mengunci benihnya. Namun, perubahan apa pun pada desain setelah benih terkunci dapat mengakibatkan kegagalan lagi. Anda juga dapat menggunakan Altera Design Space Explorer (DSE) untuk menyapu parameter aliran kompleks, termasuk seed, dalam perangkat lunak Quartus II untuk mengoptimalkan performa desain. Untuk informasi lebih lanjut tentang DSE, lihat buku panduan Quartus II atau bantuan online Quartus II. Dokumen lainnya memberikan beberapa opsi lain yang dapat dicoba pengguna untuk menyelesaikan kegagalan waktu input. Altera merekomendasikan agar opsi ini dicoba hanya ketika mengubah seed tidak memecahkan masalah.

  3. Tentukan persyaratan tsu yang lebih ketat

    Untuk kegagalan tsu, Anda dapat menentukan persyaratan tsu yang lebih ketat pada input PCI yang gagal. Misalnya, jika jalur tsu yang gagal berasal dari trdyn sinyal PCI, maka ubah persyaratan tsu untuk sinyal ini menjadi 2,9 ns alih-alih 3,0 ns. Persyaratan tsu dapat diubah dengan memilih Kategori Waktu di Halaman Editor Tugas (menu Tugas) dan memodifikasi persyaratan tsu untuk sinyal trdyn.

  4. Meningkatkan Penundaan Input untuk memenuhi persyaratan waktu

    IOE perangkat Stratix mencakup penundaan yang dapat diprogram yang dapat diaktifkan untuk memastikan nol waktu penahanan. Untuk informasi lebih lanjut tentang penundaan yang dapat diprogram, lihat Buku Panduan Stratix. Secara bawaan, Quartus II tidak menyertakan penundaan input apa pun. Opsi logika Quartus II untuk meningkatkan penundaan input disebut "Mengurangi penundaan input ke sel internal" dan nilainya harus diatur ke "besar". Penugasan ini dapat dilakukan menggunakan editor Penugasan dan memilih kategori Opsi Logika. Penugasan logika ini perlu ditentukan dari sinyal masukan PCI ke register internal di dalam inti. Secara bergantian, penetapan opsi logika ini dapat dilakukan langsung di dalam berkas . Berkas QSF. Contoh berikut menunjukkan penugasan yang dibuat dari irdyn sinyal input PCI ke register internal di dalam inti pci_mt32.

    set_instance_assignment -name STRATIX_DECREASE_INPUT_DELAY_TO_INTERNAL_CELLS 
    
       LARGE -from irdyn -to "pci_mt32:pci_mt32_inst\|pcimt32_t:trg\|LR_PXFR_r1"
    
    

  5. Menggunakan LogicLock™ untuk kegagalan tsu

    Penggunaan LogicLock hanya disarankan untuk pengguna yang berpengalaman, karena prosedurnya mungkin rumit. Seperti yang dijelaskan sebelumnya kegagalan tsu terjadi ketika ada sinyal input PCI (seperti trdyn) yang mengontrol register output PCI (seperti AD) melalui dua tingkat logika (dua LEs). Untuk memenuhi waktu, Anda dapat membuat wilayah LogicLock tetap dan menempatkan 2 LE di LAB di dekat register output. Untuk informasi lebih lanjut tentang penggunaan LogicLock, lihat dokumentasi Quartus II.

  6. Gunakan LogicLock untuk kegagalan ke-th

    Untuk memenuhi persyaratan ke-th, pengguna dapat membuat wilayah LogicLock untuk memindahkan register input dari pin input.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Stratix® FPGAs
Stratix® GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.