ID Artikel: 000081464 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/09/2012

Mengapa saya melihat pasangan clock mem_k dan mem_k_n sebagai port output yang tidak dibatasi di TimeQuest saat saya menerapkan kontroler berbasis QDRII SRAM UniPHY?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Quartus® Laporan perangkat lunak II dan IP versi 10.0 mem_k dan pasangan clock mem_k_n sebagai port keluaran yang tidak dibatasi karena berkas SDC yang dihasilkan oleh megawizard tidak ada batasan set_false_path pada pasangan clock.

Tambahkan batasan follwing pada berkas SDC untuk memperbaiki masalah ini:

foreach { pin } [concat ] {

set_false_path -ke [get_ports ]

}

 

Masalah ini akan diperbaiki pada versi berikutnya dari perangkat lunak Quartus II dan IP.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® III FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.