ID Artikel: 000081471 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 04/03/2013

Galat Internal: Sub-sistem: TIS_RC, File: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, Baris: 584

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam perangkat lunak Quartus® II versi 12.0 dan yang lebih baru, Anda mungkin melihat galat ini selama Fitter jika desain Anda menargetkan desain Stratix® V FPGA yang berisi Intel® FPGA IP PLL dengan clock output yang tidak terhubung.

Resolusi

Untuk mengatasi masalah ini, sambungkan clock keluaran fase locked loop (PLL) ke logika yang Anda inginkan atau lepas dari instantiasi PLL Intel® FPGA IP.

Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus® II versi 12.1.1.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.