ID Artikel: 000081497 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/09/2013

Apa pemetaan antara Quadrants Perangkat yang ditentukan dan Wilayah Clock Regional Perencana Chip Perangkat Lunak Quartus II untuk perangkat Stratix V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Pemetaan antara Quadrants Perangkat yang ditentukan dan Wilayah Clock Regional Perencana Chip Perangkat Lunak Quartus® II untuk perangkat Stratix® V adalah sebagai berikut:

Perangkat Quadrant 1 = Wilayah Clock Regional 0
Perangkat Quadrant 2 = Wilayah Clock Regional 1
Device Quadrant 3 = Wilayah Clock Regional 3
Perangkat Quadrant 4 = Wilayah Clock Regional 2

Resolusi Informasi ini akan ditambahkan ke versi Stratix V Handbook mendatang.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.