ID Artikel: 000081527 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/06/2013

Mengapa saya tidak dapat memilih nilai di editor parameter untuk "Mixed Port read-During-Write for Single Input Clock RAM" ketika menargetkan jenis memori MLAB ketika register Alamat Baca atau register Output tidak digunakan?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Jenis memori MLAB hanya mendukung nilai "Mixed Port Read-During-Write for Single Input Clock RAM" ketika register Read Address dan Register Output sedang digunakan.

Jika salah satu dari tahap register ini dinonaktifkan, maka memori MLAB akan default untuk tidak memperdulikan operasi Baca-Selama Penulisan Port Campuran.

Resolusi

Tidak

Produk Terkait

Artikel ini berlaku untuk 10 produk

Stratix® IV E FPGA
Stratix® III FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GX FPGA
Arria® II GX FPGA
Stratix® V GT FPGA
Arria® II GZ FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.