ID Artikel: 000081583 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa perangkat lunak Quartus II tidak memberikan informasi debugging ketika desain Cant fit dalam kesalahan perangkat dilaporkan selama Analisis I/O desain Stratix III yang berisi antarmuka DDR2?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Perangkat Lunak Quartus® II versi 7.2 SP2 dan sebelumnya mungkin tidak menghasilkan pesan sub galat untuk menjelaskan penyebab akars dari e yang tidak cocokrror, ketika dihasilkan selama fase Analisis I/O fitter.

Fitter harus melaporkan informasi seperti berikut:

Info Tambahan: Tidak dapat merutekan 1 sinyal lagi ke suatu wilayah secara global 9 sinyal global telah dialokasikan ke wilayah ini tetapi perangkat keras hanya memungkinkan 9 sinyal global

Mungkin ada banyak penyebab yang tidak cocok. Altera menyarankan Anda untuk memeriksa semua panduan desain terkait penetapan I/O dan penggunaan clock/PLL.Jika Anda mengalami masalah saat melakukan debugging penyebab kesalahan yang tidak sesuai, Anda dapat menghubungi Altera Dukungan teknis dengan mengirimkan permintaan layanan melalui MySupport di www.Altera.com

Masalah pesan debugging yang tidak dilaporkan dijadwalkan akan diperbaiki pada rilis berikutnya dari perangkat lunak Quartus II.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® III FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.