ID Artikel: 000081585 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 26/09/2013

Dapatkah saya menghubungkan port xgmii_rx_clk atau xgmii_tx_clk ke port rx_coreclkin IP PHY 10GBASE-R?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Tidak, Anda tidak dapat menghubungkan port xgmii_rx_clk atau xgmii_tx_clk ke port rx_coreclkin IP 10GBASE-R PHY.

Resolusi

Jika Anda mengaktifkan port rx_coreclkin IP 10GBASE-R PHY, sinyal rx_coreclkin 156,25 MHz harus dihasilkan di luar IP.

Produk Terkait

Artikel ini berlaku untuk 8 produk

Stratix® V GX FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.