ID Artikel: 000081588 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/08/2012

Mengapa saya mendapatkan pelanggaran waktu yang terkait dengan domain clock CK ketika menerapkan beberapa antarmuka RLDRAM II yang berbagi satu PLL dan DLL?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat menerapkan beberapa antarmuka RLDRAM II yang berbagi PLL dan DLL tunggal pada Stratix® III atau Stratix IV dalam perangkat lunak Quartus® II versi 11.1SP2, analisis CK/DK dapat menunjukkan pelanggaran waktu palsu yang harus dipotong. Pelanggaran waktu palsu terjadi karena setiap antarmuka memberikan nama clock SDC yang berbeda pada buffer clock umum. Setiap nama clock baru menghasilkan rangkaian jalur waktu baru, yang tidak dicakup oleh batasan false-path yang ada.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® III FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.