Anda mungkin mengalami galat fitter di bawah ini ketika mengompilasi kontroler memori berbasis UniPHY di perangkat Cyclone® V SoC dan Arria® V SoC. Kesalahan terjadi karena perangkat FPGA tidak memiliki jam dual-regional di bagian tertentu dari chip.
Galat (175020): Batasan ilegal penghitung keluaran PLL ke wilayah (X, Y) hingga (X, Y): tidak ada lokasi yang valid di wilayahKesalahan (177013): Tidak dapat merutekan dari penghitung keluaran PLL ke penghitung clock driver dua wilayah tujuan karena tujuan berada di wilayah yang salah
Solusinya adalah mengubah pll_avl_clk, pll_config_clk, dan pll_addr_cmd_clk dari jam dual-regional ke jam regional di. QSF sebagai berikut:
Dari:
set_instance_assignment -nama GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -ke if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -ke if0|pll0|pll_avl_clk
set_instance_assignment -nama GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -ke if0|pll0|pll_config_clk
Untuk:
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -ke if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -ke if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -ke if0|pll0|pll_config_clk