Ya, Anda dapat mengubah arah DCLK dalam seri Cyclone® Anda, seri Stratix® (dimulai dengan perangkat Stratix II) dan Arria® file BSDL perangkat seri GX, sehingga Anda dapat mengontrolnya selama pemindaian batas.
Arah DCLK tergantung pada mode konfigurasi FPGA,. Mode konfigurasi didefinisikan oleh pin MSEL FPGA yang dijadikan sampel saat nCONFIG melaju tinggi, baik saat daya menyala atau saat konfigurasi ulang.
Dalam mode PS/FPP, DCLK adalah suatu masukan. Dalam mode AS, DCLK adalah keluaran. Secara bawaan, dalam file BSDL kami, DCLK didefinisikan sebagai input.
Jika berjalan dalam mode AS, Anda dapat memodifikasi berkas BSDL seperti DCLK dwiarah sehingga dapat dikontrol selama pemindaian batas, jika diperlukan.
Untuk melakukan ini, ubah mode DCLK dari dalam bit ke bit inout:
DCLK: inout bit;
kemudian edit baris DCLK seperti yang ditunjukkan pada contoh di bawah ini (grup BSC dan nomor pin akan berbeda tergantung pada perangkat yang Anda gunakan):
Ubah dari
--BSC grup 177 untuk pin input khusus keluarga H4
"531 (BC_4, DCLK, input, X)," &
"532 (BC_4, *, internal, X)," &
"533 (BC_4, *, internal, X)," &
Untuk
--BSC grup 177 untuk pin bidir khusus keluarga H4
"531 (BC_1, DCLK, input, X)," &
"532 (BC_1, *, kontrol, 1)," &
"533 (BC_1, DCLK, output3, X, 532, 1, Z)," &