ID Artikel: 000081916 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2014

Galat "Laju data dasar PLL" Arria dalam megafungsi PLL PLL Transceiver V Transceiver V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam rilis perangkat lunak 12.1 Quartus® II dari Transceiver V Arria® PHY IP Core asli, tampilan file desain yang dihasilkan megafungsi laju data dasar phase-locked loop (PLL) bawaan sebesar 1250 Mbps, terlepas dari dari konfigurasi pengguna "laju data dasar PLL" dalam GUI.

    Resolusi

    Masalah ini diperbaiki dalam rilis perangkat lunak 13.0 Quartus II.

    Untuk mengatasi masalah ini dalam rilis perangkat lunak 12.1 Quartus II, ubah nilai "Reference Clock Frequency" di GUI dari "125,0 MHz" bawaan ke nilai lainnya setidaknya sekali sebelum menghasilkan megafungsi inti IP.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Arria® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.