ID Artikel: 000081919 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/06/2015

Mengapa Arria V QDR II dan kontroler SRAM QDRII saya dengan UNIPHY IP kehilangan sinyal clock CQn?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Arsitektur Arria® V tidak mendukung clock CQ yang saling melengkapi. Sebaliknya, kedua tepi clock CQ digunakan untuk merekam data baca.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Arria® V FPGA dan SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.