Mengapa saya melihat masalah waktu yang dilaporkan saat menggunakan derive_pll_clocks menggunakan kontroler memori berbasis UniPHY?

Karena masalah dalam perangkat lunak Quartus® II versi 13.0 SP1 dengan patch 1.dp5, Anda akan mengamati pesan peringatan tertentu selama Fitterstage kompilasi serta Melaporkan masalah DDR dalam penganalisis waktu TimeQuest ketika kriteria berikut terpenuhi: 

• derive_pll_clocks disebut dalam berkas Synopsys Design Constraint (.sdc) setelah berkas .sdc yang dihasilkan dengan megafungsi berbasis UniPHY
• Kontoller memori DDR2 atau DDR3 berbasis UniPHY yang digunakan dengan rentang frekuensi berikut:

Peringatan berikut mungkin muncul selama analisis waktu statis menggunakan Penganalisis waktu TimeQuest:

Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.

Untuk mengatasi masalah ini, unduh dan instal patch di bawah ini. Perangkat lunak Quartus II versi 13.0 SP1 patch 1.dp5 harus diinstal agar patch di bawah ini berfungsi dengan benar.

• Unduh versi 13.0 SP1 patch 1.dp5l untuk Windows (.exe)
• Unduh versi 13.0 SP1 patch 1.dp5l untuk Linux (.run)
• Unduh Readme untuk perangkat lunak Quartus II versi 13.0 SP1 patch 1.dp5l (.txt)

IP EMIF harus diregenerasi dan desain dikompilasi ulang setelah patch di atas berhasil diinstal.

Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.