ID Artikel: 000081965 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 01/10/2013

Bagaimana cara melakukan simulasi IBIS ketika pin VREF digunakan sebagai pin I/O reguler tujuan umum?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Kapasitasi pin lebih tinggi pada pin VREF dibandingkan pin I/O tujuan umum.  Model IBIS tidak berisi kapasitas pin tambahan untuk pin VREF saat digunakan sebagai pin I/O reguler.  Anda harus menambahkan kapasitor input ke simulasi IBIS Anda untuk kapasitasi tambahan.

Lihat lembar data perangkat terkait nilai kapasitas pin VREF untuk perangkat yang Anda targetkan. 

 

 

Produk Terkait

Artikel ini berlaku untuk 16 produk

Cyclone® V GT FPGA
Cyclone® III FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA
Cyclone® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Cyclone® FPGA
Arria® V GT FPGA
Cyclone® III LS FPGA
Cyclone® V SE SoC FPGA
Cyclone® V E FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.