ID Artikel: 000082051 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/08/2013

Mengapa CvP tidak berfungsi dengan benar saat menggunakan Avalon-MM PCIe Hard IP?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Karena masalah yang diketahui dalam rilis perangkat lunak Quartus® II v12.0SP2 dan sebelumnya, Konfigurasi melalui Protokol (CvP) tidak akan berfungsi dengan benar jika mode MM Avalon® sedang digunakan.
    Resolusi

    Untuk mengatasi masalah ini dalam versi perangkat lunak v12.0SP2, modifikasi berkas RTL Qsys tingkat atas yang dihasilkan otomatis untuk memastikan bahwa parameter berikut diatur:

    .bypass_clk_switch_hwtcl ("false"),
    .cseb_cpl_status_during_cvp_hwtcl ("completer_abort"),
    .core_clk_sel_hwtcl ("core_clk_250"),
    .rx_ei_l0s_hwtcl (0),
    .enable_l0s_aspm_hwtcl ("false"),

    Masalah ini diperbaiki pada perangkat lunak Quartus II versi 12.1sp1.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.