ID Artikel: 000082086 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Berapa frekuensi output clock eksternal maksimum untuk PLL yang disempurnakan Stratix (tingkat kecepatan-5) yang disempurnakan yang menggerakkan pin clock output khusus menggunakan standar LVDS I/O?

Lingkungan

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Dalam Stratix Handbook versi 3.1, Sep 2004, Stratix Maximum Output Clock Rate untuk PLL[5, 6, 11, 12] Pin dalam Paket Flip-Chip mencantumkan kecepatan clock output maksimum sebagai 500 MHz, untuk semua tingkat kecepatan Stratix. Spesifikasi PLL yang Disempurnakan untuk tabel Tingkat Kecepatan -5 menunjukkan fout_ext (frekuensi output maksimum untuk clock eksternal) parameter menjadi 526 MHz.

    Alasan perbedaannya adalah bahwa PLL yang disempurnakan memiliki laju clock output maksimum 526 MHz saat mengemudikan pin keluaran clock khusus mereka. Kecepatan clock output maksimum ini dibatasi lebih lanjut tergantung pada standar I/O yang digunakan pada pin PLL_OUT dan juga paket perangkat. Misalnya, dalam paket flip-chip, clock rate output LVDS maksimum adalah 500 MHz untuk perangkat kelas kecepatan -5. Dalam paket wire-bond, clock rate output LVDS maksimum adalah 311 MHz untuk perangkat kelas -5 kecepatan.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.