ID Artikel: 000082089 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/10/2018

Mengapa pesan informasi pelanggaran waktu lebar pulsa minimum dilaporkan selama kompilasi Intel® Stratix® 10 Hard IP untuk PCI Express* IP Core versi 18.1?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-MM Intel® Stratix® 10 Hard IP untuk PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah pada Intel® Stratix® 10 Hard IP untuk PCI Express* IP Core versi 18.1, Anda dapat mengamati pesan informasi pelanggaran waktu dengan lebar pulsa minimum selama kompilasi.

     

     

    Resolusi

    Pesan ini dapat diabaikan dengan aman.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 19.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.