ID Artikel: 000082090 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/10/2018

Mengapa akses baca/tulis CSR ke H-Tile Hard IP untuk Ethernet Stratix® 10 FPGA IP Core membutuhkan lebih dari 100 siklus clock Avalon® MM (reconfig_clk)?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Akses baca/tulis CSR ke H-Tile Hard IP untuk Ethernet Stratix® 10 FPGA IP Core membutuhkan lebih dari 100 siklus clock Avalon®-MM (reconfig_clk) seperti yang ditunjukkan dalam simulasi.

Ini adalah perilaku yang diharapkan karena antarmuka CSR 8-bit pada H-tile Hard IP Ethernet Stratix 10 FPGA Core. Setiap pengguna Avalon®-MM 32-bit antarmuka baca/tulis menghasilkan logika konversi lebar data bus 32-bit ke 8-bit yang menyebabkan latensi akses ekstra.


Catatan: Antarmuka CSR 100G Ethernet Stratix® 10 FPGA IP Core (soft IP) Latensi Rendah tidak memiliki latensi ekstra ini.

Resolusi

Tidak Berlaku

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.