ID Artikel: 000082090 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/10/2018

Mengapa akses baca/tulis CSR ke H-Tile Hard IP untuk Ethernet Intel® Stratix® 10 FPGA IP Core memerlukan lebih dari 100 siklus clock Avalon®-MM (reconfig_clk)?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Akses baca/tulis CSR ke H-Tile Hard IP untuk Ethernet Intel® Stratix® 10 FPGA IP Core memerlukan lebih dari 100 siklus clock Avalon®-MM (reconfig_clk) seperti yang ditunjukkan dalam simulasi.

    Ini adalah perilaku yang diharapkan karena antarmuka CSR 8-bit pada Ethernet H-tile Hard IP Intel Stratix 10 FPGA Core. Setiap antarmuka pengguna Avalon®-MM 32-bit hasil baca/tulis pada logika konversi lebar data bus 32-bit hingga 8 bit yang menyebabkan latensi akses tambahan.


    Catatan: Antarmuka CSR Ethernet 100G Latensi Rendah Intel® Stratix® antarmuka CSR 10 FPGA IP Core (soft IP) tidak memiliki latensi tambahan ini.

    Resolusi

    Tidak Berlaku

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.