ID Artikel: 000082097 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/06/2018

Mengapa contoh desain Intel® Arria® 10 10GBASE-R Panduan Pengguna dan berkas uji simulasi menunjukkan alamat offset Tx/Rx SC FIFO yang salah?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Low Latency Ethernet 10G MAC Intel® FPGA IP
  • 1G 2.5G 5G 10G Multi-rate Ethernet PHY Intel® FPGA IP
  • 10GBASE-R PHY Intel® FPGA IP
  • 1G 10GbE dan 10GBASE-KR PHY Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan contoh desain Intel® Arria® 10 10GBASE-R, alamat offset peta register untuk RX SC FIFO adalah 9400h dan TX SC FIFO adalah 9600h.

    Namun, dalam "Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example User Guide" (ug-20016), alamat offset untuk RX SC FIFO adalah D400h dan TX SC FIFO adalah D600h.

     

     

    Resolusi

    Contoh desain 10GBASE-R alamat ofset peta register untuk TX SC FIFO dan RX SC FIFO akan diubah agar cocok dengan alamat offset peta register dalam panduan pengguna contoh desain ug-20016.

    Masalah ini akan diperbaiki dalam versi Intel® Quartus® Prime Software yang akan datang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.