ID Artikel: 000082187 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa pengaturan multicycle untuk jalur dari [get_keepers {*| PCIeCore_core:wrapper|altpcie_hip_pipen1b:altpcie_hip_pipen1b_inst|tl_cfg_ctl[*]}] sama seperti menahan multicycle?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat peringatan berikut di bagian Konsistensi Multicycle Setup/Hold pada laporan Check Timing saat Anda mengkompirasi penargetan desain Stratix® Rangkaian perangkat IV GX atau HardCopy® IV GX yang berisi Hard IP untuk PCI Express® di perangkat lunak Quartus® II versi 11.1 atau sebelumnya. Batasan multicycle disertakan dalam file SDC untuk blok Hard IP.

    ; -dari [get_keepers {*| PCIeCore_core:wrapper|altpcie_hip_pipen1b:altpcie_hip_pipen1b_inst|tl_cfg_ctl[*]}] ; Pengaturan multicycle untuk jalur ini sama seperti menahan multicycle.

    Peringatan dapat diabaikan dengan aman karena batasan tersebut memiliki pengaturan yang sama dan menahan nilai multicycle berdasarkan desain.

    Peringatan dijadwalkan untuk ditekan dalam versi perangkat lunak Quartus II di masa depan.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Stratix® IV GX FPGA
    Perangkat ASIC HardCopy™ IV GX

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.