ID Artikel: 000082190 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 21/08/2012

Mengapa PCI Express ke DDR2 untuk desain referensi Arria® II GX yang diberikan oleh Intel tidak berhasil dikompirasi?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat berikut mungkin muncul selama tahap yang lebih bugar saat mengkompirasi PCIe ke DDR2 untuk Arria® Desain referensi II GX:

Galat (176623): Sumber yang mengemudikan port berikut harus sama

Galat (176624): Sumber top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_seq_wrapper: seq_wrapper|ddr2_sodimm_x64_phy_alt_mem_phy_seq:seq_inst|seq_mem_clk_disable port drive SRESET pada atom top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy: ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset:clk| DDR_CLK_OUT[0].mem_clk_ddio

Galat (176624): Port drive GND sumber SRESET pada atom top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset: clk|ddio_mimic

Masalah ini ada di Intel® Quartus® perangkat lunak dan IP versi 10.1 ke atas.

Resolusi

Untuk mengatasi galat tersebut, Anda perlu mengubah file ddr2_sodium_x64_phy_alt_mem_phy.v

Temukan sinyal "sreset" dalam modul arriaii_ddio_in instantiasi:

Perubahan:

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk),
    .clk        (measure_clk_2x),
    .clkn       (),
    sinopsis translate_off
    .devclrn(),
    .devpor(),
   sinopsis translate_on
    .ena        (1\'b1),
    .areset     (1\'b0),
    .sreset     (1\'b0),
    .regoutlo   (),
    .regouthi   (mimic_data_2x),
    .dfflo      ()
);

Untuk

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk),
    .clk        (measure_clk_2x),
    .clkn       (),
    sinopsis translate_off
    .devclrn(),
    .devpor(),
   sinopsis translate_on
    .ena        (1\'b1),
    .areset     (1\'b0),
    .sreset     (seq_clk_disable || ctrl_clk_disable[1]),
    .regoutlo   (),
    .regouthi   (mimic_data_2x),
    .dfflo      ()
);

Produk Terkait

Artikel ini berlaku untuk 1 produk

Arria® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.