ID Artikel: 000082227 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/09/2018

Mengapa kontroler reset tidak bertingkah benar saat melakukan reset melalui antarmuka Avalon®-MM di E-Tile Hard IP untuk Ethernet Intel® Stratix® 10 FPGA IP?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan generasi kode untuk E-Tile Hard IP untuk Ethernet Intel® Stratix® 10 FPGA IP versi 18.0 koneksi yang salah dibuat dalam file alt_ehipc3_sl_soft.sv untuk kontroler reset.

    Resolusi

    Untuk mengatasi masalah ini, lakukan perubahan berikut dalam folder /alt_ehipc3_180/synth/alt_ehipc3_sl_soft.sv:

    Dari:

                .soft_tx_rst_in (i_sl_soft_csr_rst),

    .soft_rx_rst_in (i_sl_soft_tx_rst),

    .soft_csr_rst_in (i_sl_soft_rx_rst),

    Untuk:

                .soft_tx_rst_in (i_sl_soft_tx_rst),

    .soft_rx_rst_in (i_sl_soft_rx_rst),

    .soft_csr_rst_in (i_sl_soft_csr_rst),

     

    Masalah ini telah diperbaiki mulai pada v18.0.1 E-Tile Hard IP untuk Ethernet Intel® Stratix® 10 FPGA IP.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 TX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.