Masalah Kritis
Karena masalah dengan generasi kode untuk E-Tile Hard IP untuk Ethernet Intel® Stratix® 10 FPGA IP versi 18.0 koneksi yang salah dibuat dalam file alt_ehipc3_sl_soft.sv untuk kontroler reset.
Untuk mengatasi masalah ini, lakukan perubahan berikut dalam folder /alt_ehipc3_180/synth/alt_ehipc3_sl_soft.sv:
Dari:
.soft_tx_rst_in (i_sl_soft_csr_rst),
.soft_rx_rst_in (i_sl_soft_tx_rst),
.soft_csr_rst_in (i_sl_soft_rx_rst),
Untuk:
.soft_tx_rst_in (i_sl_soft_tx_rst),
.soft_rx_rst_in (i_sl_soft_rx_rst),
.soft_csr_rst_in (i_sl_soft_csr_rst),
Masalah ini telah diperbaiki mulai pada v18.0.1 E-Tile Hard IP untuk Ethernet Intel® Stratix® 10 FPGA IP.