ID Artikel: 000082270 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/11/2013

Mengapa hasil simulasi RTL untuk pergeseran fase PLL tidak benar untuk megafungsi ALTPLL Cyclone perangkat III dan Cyclone IV?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Hasil simulasi RTL mungkin menunjukkan pergeseran fase yang salah untuk berkas yang dihasilkan megafungsi ALTPLL tergantung pada pengaturan PLL Anda.  Hal ini memengaruhi megafungsi ALTPLL yang dihasilkan untuk VHDL dan Verilog pada perangkat Cyclone® III dan Cyclone IV.

Masalah ini juga akan memengaruhi simulasi RTL saat menggunakan megafungsi ALTLVDS karena juga menggunakan clock dari megafungsi ALTPLL.

Resolusi

Untuk mendapatkan hasil pergeseran fase yang benar dari simuasi, Anda dapat menggunakan model simulasi pascapesuaian (berkas.vho).

Produk Terkait

Artikel ini berlaku untuk 3 produk

Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.