Altera telah mengidentifikasi masalah berikut dalam konfigurasi mode Quartus® II 9.0SP2 untuk Stratix® transceivar IV Basic (PMA Direct).
Model Pengaturan Waktu Perangkat Lunak adalah awal, yang dapat mengakibatkan pelanggaran waktu untuk desain menggunakan konfigurasi mode Dasar (PMA Direct). Untuk mengatasi masalah ini, ikuti panduan desain di bawah ini.
a) Untuk memenuhi persyaratan pengaturan dan menahan waktu pada antarmuka fabric receiver-FPGA,
menangkap menerima data paralel (rx_dataout) menggunakan edge positif dari clock yang dipulihkan (rx_clkout) dan menambahkan batasan multi siklus berikut dalam file SDC.
set_multicycle_path -setup -from [get_registers rx_data_reg*] 0
set_multicycle_path -hold -from [get_registers rx_data_reg*] 0
rx_data_reg adalah register yang digunakan untuk menangkap data RX dari port rx_dataout RX PMA pada inti FPGA.
b) Jika desain yang Dikompilasi menggunakan prosedur ini menunjukkan pelanggaran waktu (tergantung pada kecepatan data transiver dan pemanfaatan logika), gunakan edge negatif dari rx_clkout untuk mengalihkan data paralel dan menghapus batasan multi-siklus yang disebutkan di atas dari file SDC. Untuk informasi tambahan, silakan merujuk pada Catatan Aplikasi AN580 -Mencapai penutupan waktu dalam mode Dasar (PMA Direct) (PDF).