ID Artikel: 000082371 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/06/2018

Mengapa IP Intel® Arria® 10 fPLL menghasilkan pergeseran fase yang salah?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dengan Perangkat Lunak Intel® Quartus® Prime Edition versi 17.1, Anda mungkin melihat IP fPLL untuk Intel® Arria® 10 mengatur pergeseran fase yang salah. Menghasilkan dua kali lipat pergeseran fase yang diinginkan.

 

 

Resolusi

Untuk mengatasi masalah ini, atur pergeseran fase menjadi setengah dari yang Anda butuhkan.

Untuk memeriksa pengaturan shift fase, gunakan perintah TimeQuest Timing Analyzer "derive_pll_clocks". Ini melaporkan konfigurasi perangkat keras yang sebenarnya.

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.