ID Artikel: 000082380 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/06/2018

Saat menggunakan Intel® Arria® 10 PCI* Express Hard IP, mengapa data pesan yang dialokasikan vektor (0x05c) tidak dapat ditulis dalam struktur kemampuan MSI saat Multiple Message Enable diatur?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Arria® 10 Cyclone® 10 Hard IP untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Pada Intel® Arria® 10 FPGAs, data pesan PCIe* yang dialokasikan bit vektor tidak dapat ditulis ketika Multiple Message Enable diatur.

    Misalnya, ketika Multiple Message Enable diatur ke 3'b010, dan 32'hFFFFFFFF ditulis ke dalam kolom data pesan ruang konfigurasi, dan input interupsi pengguna adalah 0, maka perangkat lunak hanya dapat membaca 32'hFFFFFC.

    Ini adalah bug kecil karena paket MSI yang dihasilkan oleh Intel® Arria® 10 Hard IP masih benar.

     

    Resolusi

    Tidak ada rencana untuk memperbaiki masalah ini. Desain Anda harus menyadari bahwa data pesan yang dialokasikan bit vektor tidak selalu dapat dibaca oleh SW ketika Multiple Message Enable diatur.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.