ID Artikel: 000082428 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 14/08/2012

Galat (169026): Pin oct_rzqin tidak kompatibel dengan I/O bank {bank}. Ini menggunakan I/O SSTL-135 standar, yang memiliki persyaratan VCCIO 1.35V. Persyaratan ini tidak kompatibel dengan pengaturan VCCIO bank atau output atau pin dwiarah l...

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini mungkin terjadi jika Anda mencoba menerapkan antarmuka SDRAM DDR3L menggunakan IP kontroler berbasis UniPHY. Antarmuka SDRAM DDR3L menggunakan standar SSTL-1.35V I/O, pin oct_rzq juga memerlukan standar SSTL-1.35V I/O.

Galat (169026): Pin oct_rzqin tidak kompatibel dengan I/O bank {bank}. Ini menggunakan I/O SSTL-135 standar, yang memiliki persyaratan VCCIO 1.35V.  Persyaratan tersebut tidak sesuai dengan pengaturan VCCIO bank atau pin keluaran atau dwiarah lain di bank yang menggunakan VCCIO 2.5V.

Resolusi

Buat penugasan berikut secara manual di file QSF proyek Anda:

set_instance_assignment -name IO_STANDARD "SSTL-135" -to oct_rzqin

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.