sinyal pemindaian Stratix® II Dapat Terjebak Tinggi Selama Rekonfigurasi PLL.
Tiga kasus ada di mana konfigurasi ulang PLL dapat menyebabkan sinyal skandone terjebak tinggi seperti yang dijelaskan dalam Stratix II FPGA Family Errata Sheet (PDF).
Anda mungkin tidak dapat menyelesaikan Urutan Kalibrasi Awal saat menggunakan Altmemphy atau Kontroler Performa Tinggi DDR/DDR2.
Altmemphy menggunakan PLL phase shift stepping dan terkena scandone yang terjebak masalah tinggi. PHY mengonfigurasi ulang pergeseran fase penghitung M atau C[5..0] menggunakan fitur stepping phase-shift seperti yang didefinisikan pada kasus 3 pada errata Stratix II. Fase melangkah di Altmemphy dan kontroler DDR/DDR2 High Performance mengandalkan pemindaian dalam perangkat lunak Quartus® II dan IP versi 7.2 dan sebelumnya. Jika pemindaian terjebak tinggi, PHY akan tergantung selama urutan kalibrasi awal.
Hal ini memengaruhi perangkat Stratix II, Stratix II GX, HardCopy® II, dan GX Arria™.
Hal ini tidak memengaruhi perangkat Cyclone® II, Cyclone III, Stratix III, atau Stratix IV.
Solusi untuk masalah ini telah diterapkan di IP dalam perangkat lunak Quartus II versi 7.2SP1. Disarankan agar Anda meregenerasi IP menggunakan 7.2SP1 atau versi terbaru dari perangkat lunak Quartus II.