Anda mungkin melihat galat ini dalam proses elaborasi simulasi ncsim dengan kode simulasi PCIe VHDL untuk Arria V Hard IP karena masalah perangkat lunak Quartus II.
Untuk mencegah galat ini, Anda harus menghasilkan model simulasi V PCIe Arria dalam format bahasa Verilog alih-alih format VHDL.
Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus II di masa mendatang.