ID Artikel: 000082527 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/06/2018

Mengapa Intel® Stratix® 10 E-tile Hard IP untuk Ethernet (10G/25G) TX Timestamp error > 1 detik?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    25G Ethernet Intel® FPGA IP
    Low Latency Ethernet 10G MAC Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Karena masalah di Intel® Quartus® Prime Pro versi 18.0 dan sebelumnya, Intel® Stratix® 10 E-tile Hard IP untuk Ethernet (10G/25G) kadang-kadang akan mengeluarkan cap waktu TX yang 1 detik lebih besar dari yang diharapkan. Hal ini menyebabkan galat tidak akurat 1 detik pada cap waktu TX.

Resolusi

Kemungkinan untuk mengatasi masalah ini adalah membandingkan cap waktu TX dengan time-of-day(ToD), kemudian mengurangi 1 detik dari masalah ini jika cap waktu 1 detik lebih besar dari ToD.

Masalah ini dijadwalkan akan diperbaiki pada rilis perangkat lunak Intel® Quartus® Prime berikutnya.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Stratix® 10 FPGA dan SoC FPGA
Intel® Stratix® 10 MX FPGA
Intel® Stratix® 10 TX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.