155552 Masalah: Versi 1.6
Dalam Panduan Koneksi Pin, ia menyatakan, "Jika Anda menggunakan tingkat kecepatan inti -1 atau -2, Anda harus menghubungkan VCC inti ke 0,9V," tetapi ini hanya sebagian benar dan akan diperbarui ke keadaan, "Jika Anda menggunakan tingkat kecepatan inti -1 atau -2, Anda harus menghubungkan VCC inti ke 0,9V, jika Anda menggunakan tingkat kecepatan inti -2L, Anda harus menghubungkan VCC inti ke 0,85V".
Masalah 80577: Versi 1.4
Panduan Koneksi Pin versi 1.4 dan sebelumnya dihilangkan bahwa resistor kalibrasi presisi RREF diperlukan jika PLL digunakan. Hal ini terlepas dari penggunaan saluran transiver atau I/O REFCLK khusus.
Masalah 63751: Versi 1.3
DCLK tidak terdaftar sebagai pin tujuan ganda. DCLK dapat dikonfigurasi sebagai pin I/O pengguna setelah konfigurasi ketika mode konfigurasi adalah mode Aktif.
Masalah 34856: Versi 1.2
Terdapat galat pada VCCIO, VCCPGM, dan VCCPD.
Halaman 12, 14, 16, dan 18 state: "VCCPD harus lebih besar dari atau sama dengan VCCPGM." yang salah.
Panduan Koneksi Pin V Intel® Stratix® akan diperbaik untuk menyatakan: "VCCPD harus lebih besar dari atau sama dengan VCCIO."
Masalah yang telah diatasi:
376579 Masalah: Versi 1.1
Nama CLK[1:27]p/n, Jenis Pin, Deskripsi Pin, dan Panduan Koneksi salah. Pin clock ini memiliki fungsionalitas serasi dan dapat digunakan sebagai pin keluaran. Berikut adalah koreksi yang akan muncul di versi dokumen ini di masa mendatang:
Nama Pin: CLK[0:27]p/n
Jenis Pin: I/O, Input Clock
Deskripsi Pin: Pin input clock berkecepatan tinggi khusus juga dapat digunakan untuk input/output data. OCT Rd input diferensial, OCT Rt input berujung tunggal dan OCT R keluaran satu ujung didukung pada pin ini.
Panduan Koneksi: Pin yang tidak digunakan dapat diikat ke GND atau dibiarkan tidak terhubung. Jika tidak terhubung, gunakan opsi perangkat lunak Quartus II yang dapat diprogram untuk secara internal mendanai pin ini. Mereka dapat disediakan sebagai input tristate dengan resistor pull-up yang lemah diaktifkan atau sebagai output yang mendorong GND.
Masalah 369370, Versi 1.1
Panduan Koneksi Pin Stratix® V memberikan informasi yang salah untuk PORSEL. Dalam perangkat Stratix V tidak ada pin PORSEL dan pemilihan POR yang diperhitungkan oleh pengaturan pin MSEL. Untuk informasi lebih lanjut tentang pengaturan penundaan POR, lihat Tabel 9-4 Bab 9. Konfigurasi, Keamanan Desain, dan Peningkatan Sistem Jarak Jauh di Perangkat Stratix V (PDF).
367942 Masalah, Versi 1.1
Panduan Koneksi Pin V Stratix® memberikan informasi yang salah untuk VCC, VCCHIP_[L, R], dan VCCHSSI_[L, R] terkait persyaratan berbagi catu daya dan koneksi untuk pin RZQ_[#] saat menggunakan penghentian pada chip yang dikalibrasi [OCT].
Saat menggunakan VCCHIP_[L, R] dan VCCHSSI_[L, R], mereka harus memiliki regulator yang sama dengan VCC. PcG versi 1.1 salah mengatakan bahwa mereka "dapat" berbagi pasokan yang sama di lokasi berikut:
- Panduan Koneksi untuk VCC (halaman 9)
- Panduan Koneksi untuk VCCHIP_[L,R] (halaman 11)
- Panduan Koneksi untuk VCCHSSI_[L,R] (halaman 11)
- Catatan untuk VCC, VCCHIP_[L,R] dan VCCHSSI_[L,R] (halaman 14)
Selain itu, dalam semua kasus ini, hukuman yang menyatakan, "Namun jika VCCHIP, VCCHSSI, dan VCC tidak memiliki pasokan yang sama, maka VCC harus ditancapkan sepenuhnya sebelum VCCHIP dan VCCHSSI menyala" akan dihapus.
Panduan koneksi untuk RZQ_[#] pada halaman 9 secara salah menyatakan, "Saat menggunakan OCT, ikat pin ini ke bank yang diperlukan VCCIO melalui resistor 240-ohm atau 100-ohm, tergantung pada impedansi OCT yang diinginkan."
Panduan koneksi untuk RZQ_[#] harus menyatakan, "Saat menggunakan OCT mengikat pin ini ke GND baik melalui resistor 240-ohm atau 100-ohm, tergantung pada impedansi OCT yang diinginkan."