Galat ini dapat terjadi pada perangkat V Stratix®, Arria® V, dan Cyclone® V ketika PLL Intel® FPGA IP bersumber dari jaringan global atau regional di mana jaringan tersebut didorong oleh pin input clock khusus. Koneksi pin clock khusus ke phase-locked loop (PLL) melalui jaringan global/regional adalah legal, namun, perangkat lunak Quartus® II tidak akan memungkinkan koneksi ini tanpa promosi eksplisit clock ke sumber daya global atau regional melalui clock control block.
Masukkan Intel® FPGA IP ALTCLKCTRL di jalur clock antara pin input clock khusus dan PLL Intel FPGA IP. Catatan, menggunakan penugasan sinyal global atau primitif global untuk sinyal clock tidak cukup, ALTCLKCTRL Intel® FPGA IP harus disempurnakan dalam desain Anda.
Hal ini tidak diperlukan ketika pin input clock memiliki akses khusus ke PLL Intel FPGA IP.