ID Artikel: 000082653 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 05/01/2013

Galat (175020): Batasan fraksinal PLL ilegal ke wilayah (x-coordinate, y- coordinate) ke (x-coordinate, y-coordinate): tidak ada lokasi yang valid di wilayah

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini dapat terjadi pada perangkat V Stratix®, Arria® V, dan Cyclone® V ketika PLL Intel® FPGA IP bersumber dari jaringan global atau regional di mana jaringan tersebut didorong oleh pin input clock khusus.  Koneksi pin clock khusus ke phase-locked loop (PLL) melalui jaringan global/regional adalah legal, namun, perangkat lunak Quartus® II tidak akan memungkinkan koneksi ini tanpa promosi eksplisit clock ke sumber daya global atau regional melalui clock control block.

Resolusi

Masukkan Intel® FPGA IP ALTCLKCTRL di jalur clock antara pin input clock khusus dan PLL Intel FPGA IP.  Catatan, menggunakan penugasan sinyal global atau primitif global untuk sinyal clock tidak cukup, ALTCLKCTRL Intel® FPGA IP harus disempurnakan dalam desain Anda.

Hal ini tidak diperlukan ketika pin input clock memiliki akses khusus ke PLL Intel FPGA IP.

Produk Terkait

Artikel ini berlaku untuk 15 produk

Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
Cyclone® V SE SoC FPGA

1

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.