ID Artikel: 000082655 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 01/04/2013

Bagaimana cara mengatur ulang bitslip dalam megafungsi ALTLVDS_RX pada perangkat Arria V dan Cyclone V?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Port input rx_cda_reset megafungsi ALTLVDS_RX tidak didukung dalam perangkat Arria® V GX, GT, SX, dan ST serta perangkat Cyclone® V yang dimulai pada perangkat lunak Quartus® II versi 12.1.  Bitslip, juga disebut sebagai penyelarasan data, diatur ke posisi latensi nol (reset) dengan menegaskan pll_areset.

    Perhatikan, model simulasi RTL tidak mengatur ulang bitslip saat pll_areset dinyatakan.  Ini hanya masalah dengan model simulasi RTL.  Model simulasi RTL dijadwalkan akan diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

    Resolusi Latensi bitslip akan diatur ke posisi nol ketika pll_areset dinyatakan dalam simulasi tingkat gerbang, dan dalam perangkat keras.

    Produk Terkait

    Artikel ini berlaku untuk 10 produk

    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Arria® V SX SoC FPGA
    Arria® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.