ID Artikel: 000082668 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/09/2018

Saat menggunakan Intel® Stratix® 10 FPGA E-tile Hard IP untuk Intel® FPGA IP Ethernet, pengupasan bingkai berukuran besar dapat menyebabkan frame yang tidak valid disajikan ke logika pengguna.

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Ethernet
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Ketika E-tile Hard IP untuk Ethernet Intel® FPGA IP RX MAC menerima ukuran frame >= 65536, dan enforce_max_frame_size diaktifkan, output frame dari RX MAC ke logika pengguna akan dipotong ke ukuran frame yang ditentukan oleh pengaturan max_rx_frame_size . Frame tidak valid kedua akan menghasilkan dari RX MAC ke logika pengguna mulai dari byte-65536 hingga akhir frame super besar.

Resolusi

Tidak ada solusi atau perbaikan tersedia untuk masalah errata ini.

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Stratix® 10 TX FPGA
Intel® Stratix® 10 FPGA dan SoC FPGA
Intel® Stratix® 10 MX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.