ID Artikel: 000082674 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/09/2018

Saat menggunakan E-tile Hard IP untuk Ethernet Intel® FPGA IP dalam mode 10G/25G, mengapa clock rate o_clk_rec_div66 dan o_clk_pll_div66 dilaporkan salah selama analisis waktu?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 25G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan Intel® Quartus® Prime software Pro versi 18.0.1 dan sebelumnya, frekuensi clock output dari E-tile Hard IP untuk Ethernet Intel® FPGA IP dalam mode 10G/25G, sinyal o_clk_rec_div66 dan o_clk_pll_div66 dilaporkan salah dalam analisis waktu. Frekuensi yang benar untuk o_clk_rec_div66 adalah 156,25 MHz dan o_clk_pll_div66 adalah 390,625 MHz.

    Resolusi

    Tidak ada solusi untuk masalah ini yang tersedia.

    Masalah ini telah diperbaiki mulai di Intel® Quartus® perangkat lunak Prime Pro versi 18.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 TX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.