ID Artikel: 000082710 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 23/07/2013

Bagaimana cara menyelesaikan kegagalan waktu pada bus pmatestbussel Kontroler Pengonfigurasian V GX Stratix ketika saya mengompilasi ulang desain dalam perangkat lunak Quartus II versi 13.0?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk mengatasi kegagalan waktu yang dilaporkan pada bus pmatestbussel saat mengompirasi desain Anda di perangkat lunak Quartus II versi 13.0, Anda harus mengikuti langkah-langkah berikut:

    1. Regenerasi IP Pengonfigurasi Ulang Transceiver di Quartus 13.0.
    2. Verifikasi bahwa perintah 'derive_pll_clocks' SDC tingkat atas telah dijalankan sebelum mengurutkan berkas alt_xcvr_reconfig.sdc.
    3. Jika Transceiver TX PLL diinteksi sebagai Tx PLL eksternal, ganti batasan berikut dalam berkas alt_xcvr_reconfig.sdc.

    Menggantikan

    • set_clock_groups -asynchronous -group [get_clocks {*xcvr_native*avmm*pmatestbussel[0]}]

    Dengan

    • set_clock_groups -asynchronous -group [get_clocks {*hssi_avmm_interface_inst|pmatestbussel[0]}]

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.