Pada perangkat Stratix® II GX, ketika sinyal input tidak valid diterima, data acak diharapkan pada data keluaran deserialisasi blok Clock and Data Recovery (CDR). Namun, dalam beberapa kasus, bahkan dengan sinyal input yang tidak valid, output yang deserialisasi CDR mungkin memiliki pola data seperti clock tetap (0101.. atau 1010..). Dalam skenario ini, ketika 8b/10b diaktifkan, output penerimaan (rx_dataout) pada antarmuka PLD akan memiliki Hex A4 atau Hex B5 tetap (nilai dekode 0101..atau 1010..). Sinyal status yaitu, rx_disperr, rx_errdetect, dan sinyal rx_syncstatus tidak berubah untuk mengindikasikan bahwa data tetap tidak valid.
Masalah ini terlepas dari konfigurasi ALT2GXB, pengaturan transiver, atau rangkaian perangkat di Stratix II GX. Namun, setelah masalah diamati pada saluran transiver tertentu untuk input yang tidak valid, masalah ini dapat direproduksi pada saluran yang sama dalam semua kondisi. Input penerima dapat memiliki sinyal yang tidak valid karena mencabut kabel input serial atau tri-stating driver sumber upstream.
Berdasarkan mode CDR (Manual atau Otomatis), gunakan solusi berikut untuk masalah ini
CDR diatur dalam mode Otomatis: Dalam mode Otomatis, ketika CDR menerima dan sinyal input tidak valid, CDR bertransisi berulang kali antara Lock to Reference (LTR) dan Lock to Data (LTD). Sinyal 'rx_freqlocked' yang tersedia untuk logika PLD berubah antara tinggi dan rendah untuk menunjukkan kondisi ini. Oleh karena itu, dalam mode otomatis, gunakan 'rx_freqlocked' sebagai salah satu parameter dalam logika PLD untuk menentukan apakah data input yang diterima valid.
CDR diatur dalam mode Manual: Dalam mode Manual, karena pengguna mengontrol transisi CDR dari LTR ke LTD, 'rx_freqlocked' tetap tinggi ketika CDR diatur ke LTD. Oleh karena itu dalam mode ini, Anda tidak dapat menggunakan sinyal 'rx_freqlocked' untuk menentukan apakah sinyal input tidak valid. Anda harus merancang detektor PPM eksternal yang membandingkan frekuensi clock referensi dengan frekuensi clock yang dipulihkan. Karena frekuensi clock yang dipulihkan mulai melayang saat menerima sinyal input yang tidak valid, output detektor PPM yang dirancang dalam logika pengguna harus digunakan untuk menentukan apakah sinyal input receved tidak valid.
Selain solusi di atas, jika Anda telah mengonfigurasi saluran transiver Stratix II GX untuk protokol PIPE, Anda juga dapat sinyal status 'pipeelecidle' untuk mendeteksi input seri yang tidak valid. 'pipeelecidle' hanya tersedia dalam mode PIPE.