Anda mungkin mengalami masalah tersebut karena kesalahan kesalahan antara angka waktu yang digunakan selama proses pemasangan dan nomor waktu sebenarnya yang digunakan untuk analisis waktu.
Untuk meningkatkan timng SDRAM HPS Cyclone® V untuk FPGA jalur Core, Anda dapat mencoba melakukan overconstraining jalur yang dimaksud menggunakan penugasan di bawah ini:
jika {$::quartus(nameofexecutable) == "quartus_fit"} {
set_max_delay -from [get_keepers *<instance>\|fpga_interfaces\|f2sdram~FF_*] -hingga [get_keepers <core register>] <value>
}
Register <instance> dan <core yang spesifik> nama harus dimodifikasi agar sesuai dengan struktur desain Anda.
Perhatikan bahwa penugasan ini hanya melakukan overconstrain jalur selama proses fitting dan analisis waktu yang dilakukan di TimeQuest Timing Analyzer akan valid.
Nilai untuk overconstrain tergantung pada besarnya pelanggaran waktu Anda.
Misalnya:
Jika hubungan pengaturan bawaan Anda adalah 6n dan Anda memiliki kelambatan negatif kasus terburuk pada jalur -1ns ini, maka menerapkan nilai set_max_delay 4,5ns adalah wajar.
Atau jika hubungan pengaturan bawaan Anda adalah 4n dan Anda memiliki kelambatan negatif kasus terburuk pada jalur -100ps ini, maka menerapkan nilai set_max_delay 3,5ns adalah wajar.